FUNDAMENTOS DE INFORMATICA UNIDAD II: Arquitectura de Computadoras

1 ING. AGUILERA SERGIO OMAR

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA ARQUITECTURA PC - MOTHERBOARD

Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

2

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA ARQUITECTURA PC – MOTHER ACTUAL PCI – EXPRESS X (REEMP PCI – MULTIFUNCION)

MOLEX – VIDEO SLI O CROSS FIRE PCI – EXPRESS X16 (VIDEO NUEVO)

PANEL TRASERO (USB – SERIE – PARALELO – WIREFIRE – AUDIO VIDEO, ETC)

CONECT COOLER CPU)

NORTHBRIGDE

12 V

SLOTs PCI (MODEMS - SONIDO BIOS)

MICROPROCESADOR (ZIP O SOCKET)

CONECTOR S-ATA HDs NUEVOS Y RAID

RAM DDR2

ALIM ATX FUENTE

PILA (CMOS-CK) CONECTOR FRONTALES (POWER – LED – HD - PARLANTE

Ing. Sergio Aguilera

SOUTHBRIGE

P-ATA (IDE) 40 U 80 PINS HDs VIEJOS Y CDROM

Unidad 2: Arq. Computadoras

CONECTOR DISQUETERA

3

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA COMPUTADORA: Intel 8088 (8bits) INTERFAZ CON LA MEMORIA

BUS DE CONTROL

4 3

CIRCUITO OPERACIONAL

2 1

COLA DE SECUENCIA DE BYTES DE INSTRUCCCIONES

ES CS

SISTEMA DE CONTROL DE LA UNIDAD DE EJECUCION

SS DS IP

BUS INTERNO (DATOS Y DIRECCIONES)

AH BH CH DH

AL BL CL DL

ALU

SP BP SI DI

Ing. Sergio Aguilera

UNIDAD DE EJECUCION

FLAGS

Unidad 2: Arq. Computadoras

4

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

COMPUTADORA: ARQUITECTURA UC

{REGISTROS}

ROM

ALU

RAM

CACHE CK

INTERFASE I/O

UC CACHE

UC DE LA UMC

BUS DEL SISTEMA

PERIFERICOS

Ing. Sergio Aguilera

SISTEMA DE I/O

Unidad 2: Arq. Computadoras

PERIFERICOS

5

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

UNIDAD DE CONTROL

CK

SECUENCIADOR

PC (CONTADOR DE PRG)

DECODE

MICROORDENES RI

BUS INTERNO DEL SISTEMA

Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

6

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA SECUENCIA DE EJECUCION DE UN PROGRAMA CICLO DE BUSQUEDA PROGRAMA EJECUTABLE

CARGADOR A UMC

CICLO DE EJECUCION

Ing. Sergio Aguilera

PROGRAMA EN EJECUCIÓN DIVIDIDO EN PROCESOS , UMC

DEVOLUCIÓN DEL RESULTADO A UMC

Unidad 2: Arq. Computadoras

EL PROCESADOR COPIA IMAGEN DEL PROCESO A LOS REGISTROS INTERNOS

EJECUCIÓN DE LA IMAGEN DEL PROCESO EN LA CPU

7

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA UNIDAD ARITMETICO LOGICA

ACUMULADOR

REGISTROS FLAGS RES

CIRCUITO OPERACIONAL OVERFLOW ZERO NEGATIVO I/O CARRY

MICROORDENES REN 1

REN 2

... ESTADOS QUE VAN AL BUS DE CONTROL

BUS INTERNO DEL SISTEMA

Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

8

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA UNIDAD MEMORIA CENTRAL BUS DE DIRECCIONES

BUS DE DATOS

DIRECCIÓN N

DIRECCIONES (FILAS)

PALABRA DE N-BITS ALMACENADA EN ESA DIRECCION

SISTEMA OPERATIVO DIRECCIÓN 0

DMS

DmS ESTRUCTURA REGISTRO DE UMC

Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

9

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA UNIDAD MEMORIA CENTRAL RDM

BUS DE DIRECCIONES

UMC DIR 1

DATO 1

DIR 2

DATO 2

RDM

BUS DE DATOS

R

W

DIR N

Ing. Sergio Aguilera

DATO N

Unidad 2: Arq. Computadoras

10

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA JERARQUIA DE MEMORIA Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN: 84-205-3177-4

Figura 1.14. La jerarquía de la memoria. Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

11

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA MEMORIA: DESCENSO POR LA JERARQUIA


DISMINUCION DEL COSTO POR BIT.
AUMENTO DE LA CAPACIDAD.
AUMENTO DEL TIEMPO DE ACCESO.
DISMINUCION DE LA FRECUENCIA DE ACCESO A LA MEMORIA POR PARTE DEL PROCESADOR:  CERCANIA DE REFERENCIAS. Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

12

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA MEMORIA CACHE Es una parte de la memoria principal que se puede utilizar como buffer para guardar temporalmente los datos transferidos con el disco. Memoria temporal Transferencia de bloques Transferencia de palabras

Cache

CPU

Memoria principal

Figura 1.16. Cache y memoria principal. Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN: 84-205-3177-4

13

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA MEMORIA CACHE Número de entrada

Etiqueta

Dirección de memoria

Bloque

Bloque (K palabras)

Longitud de bloque (K palabras) (a) Cache

Bloque

Longitud de palabra (b) Memoria principal Figura 1.17. Estructura de cache/memoria principal.

Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN: 84-205-3177-4

14

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA TIPOS DE MEMORIAS RAM TIPOS DE CHIPS DE MEMORIA


DRAM (Dynamic Random Access Memory) –Memoria Dinámica de acceso Aleatorio




DRAM FPM (Fast Page Mode) – Modo de Paginación Veloz




DRAM EDO (Enhanced Data Autoput) – Transferencia de Datos Mejorada




DRAM (Synchronous DRAM) – DRAM Sincrónica




Direct RDRAM (Rambus DRAM) – DRAM Rambus.




RAM (Static Random Access Memory) – RAM estática.




BSRAM (Burst SRAM) – SRAM fugaz.




VCM SDRAM (Virtual Channel Memory SDRAM) – Canal virtual de SDRAM




DDR SDRAM (Double Date Rate SDRAM) – SDRAM de doble velocidad de transferencia de datos




DDR-II SDRAM (Quadruple Date Rate SDRAM – SDRAM de Cúadruple. Velocidad de Transferencia de Datos. Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas

Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9

15

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA TIPOS DE MEMORIAS RAM

TIPOS DE AGRUPACIONES 1. SIP (Single In-line Packages) – Paquete simple de memoria en línea 2. SIMM (Single In-line Memory Module) – Módulo simple de memoria en línea. Versión 30 (8bits) y 72 pines (32bits) 3. DIMM (Dual In-line Memory Module) Módulos de memoria dual en linea. Versión de 168, 184 (DDR) y 232 (DRR-II), con 64 pines 4. RIMM (Rambus In-line Memory Module)- Módulos de memoria Rambus en Línea. 184 pines (16 bits) y con 32 pines y más.

Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas

Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9

16

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA BUSES DEL SISTEMA

CPU

UMC

CLOCK

BUS DEL SISTEMA (DATOS + CONTROL)

SCSI

RS-232

CDROM

//

IDE

LPT nn TTY

Ing. Sergio Aguilera

VIDE O

KEYB

TRC

KEYB

DMA

Unidad 2: Arq. Computadoras

LAN

JOYSTICK XX

HDs

GAME PORT

FAX MODEM

MODEM NIC

17

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA BUSES:DISPOSICION EN PC TRADICIONAL

PROCESADOR BUS DEL PROCESADOR

CACHE EXTERNA

(ALTA VELOCIDAD)

CHIPS CONTROL DE BUS

I/O INTEGRADA BUS DE E/S

I/O RANURADA BUS DE E/S

(BAJA VELOCIDAD)

(BAJA VELOCIDAD)

BUS DE MEMORIA (BAJA VELOCIDAD)

RAM Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9

18

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

BUS ISA (16 BITS) PROCESADOR CACHE EXTERNA

CHIPSET

CHIPS CONTROL DE BUS

SUBSISTEMA DE MEMORIA BUS DE EXPANSIÓN ISA (16 BITS Y 8 MHz)

TARJETA DE VIDEO

NIC

Ing. Sergio Aguilera

CONTROL HD

MODEM

Unidad III: Procs, Buses y Normas

OTRAS TARJETAS 19

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA BUS VESA LOCAL BUS (32 BITS) PROCESADOR

Unidad III: Procs, Buses y Normas

CACHE EXTERNA

Ing. Sergio Aguilera

CHIPSET VESA LOCAL BUS

CHIPS CONTROL DE BUS

SUBSISTEMA DE MEMORIA VL BUS 1.0/2.0 (32 BITS Y 33-40-50 MHz)

TARJETA DE VIDEO

CHIPS CONTROL DE BUS

CONTROL HD

MODEM

OTRAS TARJETAS

CHIPSET ISA BUS DE EXPANSIÓN ISA (16 BITS Y 8 MHz)

MODEM INTERNO

OTRAS TARJETAS

20

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA BUS PCI (32 BITS) NORTH BRIDGE

PROCESADOR CHIPSET AGP Y CONTROL DE MEMORIA

SUBSISTEMA DE MEMORIA

CACHE EXTERNA Unidad III: Procs, Buses y Normas

PUENTE PCI

SOUTH BRIDGE

Ing. Sergio Aguilera

BUS PCI

CHIPS CONTROL DE BUS

NIC

CONTROL HD CHIPSET ISA BUS DE EXPANSIÓN ISA (16 BITS Y 8 MHz)

MODEM INTERNO

ACELERADOR GRAFICO

OTRAS TARJETAS

MEMORIA DE ACELERADO R GRAFICO 21

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA BUSES: LOS MÁS IMPORTANTES BUS PROCESADOR

CARACTERISTICAS LLAMADO FSB (BUS FRONTAL) TRANSFIERE INFO ENTRE CACHE Y LA UMC. VELOC. DE 66, 100, 133, 200MHZ. 64 BITS

AGP (PUERTO ACELERADOR DE GRAFICOS)

32 BITS VELOC. 66 MHZ (AGP 1X) 133MHZ (AGP 2X) 266MHZ (AGP 4X). ANCHO DE BANDA; 1.066MB/S CONECTADO AL CONTROLADOR DE MEMORIA

PCI (INTERFAZ CON PERIFERICOS)

32 BITS Y 33MHZ DE VELOC. VERSION OPCIONAL DE 64 BITS Y 66MHZ. CONECTADO AL CONTROLADOR DE MEMORIA. CINCO RANURAS DE 32 BITS EN MOTHERS. CONECTA SCSI, NICs, VIDEO, IDE Y USB

ISA Ing. Sergio Aguilera

8 MHZ, 16 BITS. PARA PERIF. LENTOS Unidad 2: Arq. Computadoras

22 ING. AGUILERA SERGIO OMAR

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA BUSES: NORMALIZACION NORMA

PALABRA (BITS)

VELOC. (MHZ)

ANCHO DE BANDA (MB/S)

XT

8

4.77

2.39

ISA

8 16

4.77 8.33

2.39 8.33

EISA (NO USADOS)

32

8.33

33.3

VLB (NO USADOS)

32

33.33

133.33

PCI

32

33.33

133.33

PCI-2X

32

66.66

266.66

PCI 64 BITS

64

33.33

266.66

PCI –2X 64 BITS

64

66.66

533.33

AGP

32

66.66

266.66

AGP-2X

32

66.66

533.33

AGP-4X

32

66.66

1066.66

Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9

23

CICLO DE UNA INSTRUCCION

ALU

ACUMULADOR PC (CONTADOR DE PRG)

SECUENCIADOR

REGISTROS FLAGS

RES

CIRCUITO OPERACIONAL

CK DECODE

OVERFLOW ZERO NEGATIVO MICROORDENES

RI

I/O CARRY

UC

...

MICROORDENES REN 1

REN 2

ESTADOS QUE VAN AL BUS DE CONTROL

BUS INTERNO DEL SISTEMA

RDM

UMC

560-04-93 BUS DE DIRECCIONES

DIR 1 DIR 2

DATO 1 DATO 2

RDM

BUS DE DATOS

R W DIR N

Ing. Sergio Aguilera

DATO N

Unidad 2: Arq. Computadoras

24

BUS DE INSTRUCCIONES TMP MAS USADOS CONTROL

LOGICA DP

TLB

BTB

CACHE INSTRUCCIONES L1 (16K)

UC

B.DATOS

PREFETCH BUFFERS 64 BITS B.INSTR.

32 BITS

REGISTRO DE INSTRUCCIONES

UNIDAD CONTROL DE BUSES

UNIDAD DE PAGINACION

ROM DE CONTROL

DECODE DE INSTRUC PROG. PARA TRABAJO DE LA UC

UNIDAD DE CONTROL MICRO INSTRUCCIONES

B.CONTROL

GENERADOR DE DIRECCIONES PIPE U

+

ALU

TMP MAS USADOS

GENERADOR DE DIRECCIONES PIPE Y

REGS. ENTEROS ALU PIPE U

ALU PIPE Y

/ *

UNIDAD MMX

FPU

ROTACION

APIC

CONTROL CONTROL

CACHE DATOS L1 (16K) TLB

Ing. Sergio Aguilera

CANAL U

REGISTS

CANAL Y CANAL U

BUS DE DATOS

Unidad 2: Arq. Computadoras

PENTIUM MMX CON 2 CANALES DE EJECUCION

25 MICRO INSTRUCCIONE S

TLB CACHE L 1 (INSTRUCCIONES) INSTR

2000 BRANCH TARGETS

FETCH 2 - TRANSIT

16000 HISTORY CONTER

PICK

CACHE L2 DECODE 1

DECODE 1

DECODE 1

DECODE 2

DECODE 2

DECODE 2

RAS Y TARGET ADRESS

L2 ECC L2 TAGS

PACK

PACK

PACK

Ing. Sergio Aguilera

L2 TAG ECC SYSTEM REQUEST QUEUE (SRQ)

CROSS BAR (XBAR)

CONTROLADOR DE MEMORIA Y BUS HYPER TRANSPORT

DECODE

DECODE

DECODE

SCHEDULER 8 ENTRADAS

SCHEDULER 8 ENTRADAS

SCHEDULER 8 ENTRADAS

AGU

ALU

TLB DATOS

ARQUITECTURA AMD K8

AGU

ALU

AGU

ALU

CACHE L 1 (DATOS)

SCHEDULER 36 ENTRADAS

FADO

FMUL

FMISC

ECC

26 Unidad III: Procs, Buses y Normas

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA PROCESADORES DOBLE NUCLEO

PROCESADOR CORE DUO 2GHz

Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

27

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA CORE 2 DUO AL OTRO NUCLEO

CACHE L1 –

BUFFER

Instr. 32 kb

DE

TBL (128 entradas)

PRECODIFIC

TABLA DE PREDICCION DE RAMIFICACIONES

20 Bytes CONTROL DE FECH/DECODE DECODES DE INSTRUCC (4)

Core 2 Duo E6600

DECODES DE INSTRUCC (4) ARCHIVO DE REGISTRO

CACHE L2 COMPARTIDA 2 A 4 MB

Nucleo Conroe

DECODES DE INSTRUCC (4)

ESTACION DE RESERVACION (32 IN)

FSB (Front Side Bus)

STORE DATA

CACHE L1

STORE DATA ADDR

STORE DATA ADDR

INT

F ADD

SSE

INT

F SSE MULT

INT

SSE

REORDENAM DE MEMORIA

Datos (32 kb) TLB (256 in) Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

Unidad III: Procs, Buses y Normas

28 Ing. Sergio Aguilera

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA PROCESADORES: PALABRA – BUS DE DATOS Y DIRECCIONES Tamaño de la palabra (bits)

Ancho de bus de datos (interno, bits)

Ancho de bus de datos (externo, bits)

Ancho del bus de direcciones (bits)

Máximo direccionamien to de Memoria

I8086

16

16

16

20

1024KB (1GB)

i8088

16

16

8

20

1024KB (1GB)

i80286

16

16

16

24

16384KB (16MB)

i80386

32

32

16

24

16384KB (16MB)

i80486 (SLC, SLC2)

32

32

16

24

16384KB (16MB)

i386 DX

32

32

32

32

4096KB (4GB)

I486 (DLC,DLC2 ,SX, SX2, SL, DX, DX2, DX4 )

32

32

32

32

4096KB (4GB)

IBM BLUE LIGHTING

32

32

32

32

4096KB (4GB)

5X86

32

32

32

32

4096KB (4GB)

PENTIUM

32

2 X 32=64

64

32

4096KB (4GB)

PENTIUM P54C

32

2 X 32=64

64

32

4096KB (4GB)

Microprocesador

Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

29

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA PROCESADORES: PALABRA – BUS DE DATOS Y DIRECCIONES

Tamaño de la palabra (bits)

Ancho de bus de datos (interno, bits)

Ancho de bus de datos (externo, bits)

Ancho del bus de direcciones (bits)

NX 586

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

K5

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

K6, K6-2, K6-III

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

6X86

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

6X86 MX (M2)

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

ATHLON (K7)

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

DURON (K7)

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

THUNDERBIRD (K7)

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

ATHLON XP (THOROUGHBRED)

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

ATHLON XP (PALOMINO)

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

ATHLON XP (BARTON)

32

2 X 32=64

2 X 32=64

32

4096KB (4GB)

Microprocesador

Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

Máximo direccionamien to de Memoria

30

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA PROCESADORES: PALABRA – BUS DE DATOS Y DIRECCIONES Microprocesador

Tamaño de la palabra (bits)

Ancho de bus de datos (interno, bits)

Ancho de bus de datos (externo, bits)

Ancho del bus de direcciones (bits)

Máximo direccionamiento de Memoria

PENTIUM MMX

32

2 X 32=64

2 X 32=64

36

65536MB (64GB)

PENTIUM PRO

32

2 X 32=64

2 X 32=64

36

65536MB (64GB)

CELERON

32

2 X 32=64

2 X 32=64

36

65536MB (64GB)

CELERON A

32

2 X 32=64

2 X 32=64

36

65536MB (64GB)

PENTIUM II

32

2 X 32=64

2 X 32=64

36

65536MB (64GB)

PENTIUM III

32

2 X 32=64

2 X 32=64

36

65536MB (64GB)

PENTIUM 4 (1ER GENERACION)

32

2 X 32=64

2 X 32=64

36

65536MB (64GB)

PENTIUM 4 CELERON

32

2 X 32=64

2 X 32=64

36

65536MB (64GB)

PENTIUM 4 (2DA GENERACION)

32

2 X 32=64

2 X 32=64

36

65536MB (64GB)

PENTIUM 4 HYPERTRHEADING)

32

2 X 32=64

2 X 32=64

36

65536MB (64GB)

ITANIUM

64

64

64

44

16384 GB

ITANIUM 2

64

2 X 64=128

2 X 64=128

50

1048576GB (1024TB)

Ing. Sergio Aguilera

Unidad III: Procs, Buses y Normas

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

31

Unidad III: Procs, Buses y Normas

Ing. Sergio Aguilera

Caracteristicas de los Core DUO

Core 2

Athlon 64 x2

Pentium D/EE

Nombre Clave

Conroe

KB

Cedar Mill

Proceso de manufactura

65 nm

90 nm

65 nm

Tamaño

111 - 143 mm(-2)

183 mm(-2)

280 mm (-2)

Transistores

167 - 291 millones

154 - 205 millones

376 millones

Potencia disipada

65 - 75 W

89 - 125 W

130 W

Frecuencia de Trabajo

1.86 - 2.93 Ghz

1.8 - 2.8 Ghz

2.26 - 3.8Ghz

Datos

32 Kb

64 KB

12 KB (trace)

Instrucciones

32 Kb

64 KB

16 KB

Latencia

3 ciclos

3 ciclos

4 ciclos

Asociatividad

8 vías

2 vías

8 vías

Entradas de TLB

128/256

32/32

128/8

Tamaño

2 o 4 MB (compartida)

0.5 o 1 MB (por núcleo)

1 o 2 Mb (por núcleo)

Latencia

14 ciclos

12 ciclos

27 ciclos

Asociatividad

16 vías

16 vías

8 vías

Bus

256 bits

128 bits

256 bits

Entradas de TLB

N/A

512

128/8

Etapas de pipeline

14

12

31

Bus de carga instrucciones

24

16

4

Decodificadores x86

1 complejo + 3 simples

3 complejos

1 complejo

Buffer de reordenamiento

96

72

126

Entradas de Scheduling

32

60

46

Unidades de enteros

3 ALU + 2 AGU

3 ALU + 3 AGU

2 ALU + 2 AGU

Unidades de load/store

2

1

2

Unidades de punto flotante

4

3

2

Unidades SSE

3 (128 bits)

2 (64 bits)

1 (128 bits)

Caché L1

Caché L2

Motor de ejecución

Users POWER - #36 Core 2 Duo La peor pesadilla de AMD. Pag. 26

32

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA PROCESADORES: VELOCIDAD Microprocesador

Veloc. Reloj (Interna) Interna

Veloc. Reloj (Interna) Externa

Velocidad del FSB (Externa) Mínima

Velocidad del FSB (Externa) Máxima

4.77 MHz

12 MHz

4.77 MHz

12 MHz

80286

6 MHz

20 MHz

6 MHz

20 MHz

80386 (DX – SX)

16 MHz

40 MHz

16MHz

40 MHz

80486 (DX/2/4)

25 MHz

100 MHz

25 MHz

50 MHz

Pentium P54C y MMX

60 MHz

233 MHz

60 MHz

66 MHz

Pentium Pro

150 MHz

266 MHz

60 MHz

75 MHz

Pentium II

233 MHz

450 MHz

66 MHz

100 MHz

Celeron y Celeron A

266 MHz

533 MHz

66 MHz

66 MHz

Pentium III

450 MHz

1 GHz

100 MHz

133 MHz

Pentium III Celeron

566 MHz

1.40 GHz

66 MHz

100 MHz

Pentium 4

1.40 GHz

3.06 GHz

400 MHz

533 MHz

Pentium 4 Celeron

1.70 GHz

2.5 GHz

400 MHz

400 MHz

Pentium 4 (HyperTherading)

2.40 GHz

10 GHz (??)

533 MHz

800 MHz (^)

Pentium 4 (HyperTherading) Extreme Edition

3.20 GHz

10 GHz (??)

800 MHz

800 MHz (^)

8086/8088

Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

33

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

PROCESADORES: VELOCIDAD Microprocesador

Veloc. Reloj (Interna) Mínima

Veloc. Reloj (Interna) Máxima

Velocidad del FSB (Externa) Mínima

Velocidad del FSB (Externa) Máxima

K5

100 MHz

166 MHz

66 MHz

66 MHz

K6

166 MHz

300 MHz

66 MHz

66 MHz

K6-2

266 MHz

450 MHz

66MHz

100 MHz

K6 – III

400 MHz

450 MHz

100 MHz

100 MHz

6X86

120 MHz

200 MHz

66 MHz

75 MHz

6X86 MX (M2)

166 MHz

350 MHz

66 MHz

100 MHz

ATHLON (K7)

500 MHz

1.2 GHz

200 MHz

266 MHz

DURON (K7)

700 MHz

1.30 GHz

200 MHz

200 MHz

ATHLON XP

1.33 GHz

10 GHz (??)

266 MHz

400 MHz

Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

Estructura interna de la PC. Hillar Gastón. 4ta. Edisión. Hasa. BsAs.Feb. 2004.

34

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA INSTRUCCIONES: TIPOS 3 OPERANDOS O DIRECCIONES ACUMULADOR

REGISTROS FLAGS REGISTRO DE INSTRUCCION

CIRCUITO OPERACIONAL

CO

OP 1/DIR 1

A LA UC

REN 1

Ing. Sergio Aguilera

OP 2/DIR 2

OP 3/DIR 3

A LA UMC

REN 2

Unidad III: Procs, Buses y Normas

35

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA INSTRUCCIONES: TIPOS 2 OPERANDOS O DIRECCIONES ACUMULADOR

REGISTRO DE INSTRUCCION

CIRCUITO OPERACIONAL

CO

OP 1/DIR 1

A LA UC

REN 1

Ing. Sergio Aguilera

OP 2/DIR 2

RESULTADO A LA UMC

REN 2

Unidad III: Procs, Buses y Normas

36

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA INSTRUCCIONES: TIPOS 1 OPERANDO O DIRECCION ACUMULADOR RESULTADO A LA UMC

CIRCUITO OPERACIONAL

REGISTRO DE INSTRUCCION

CO

OP 1/DIR 1

A LA UC

REN 1

Ing. Sergio Aguilera

REN 2

Unidad III: Procs, Buses y Normas

37

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA INSTRUCCIONES: TIPOS SIN OPERANDO O DIRECCION ACUMULADOR PILA O STACK REGISTRO DE INSTRUCCION

CIRCUITO OPERACIONAL

CO

DIR RESULTADO OP 2 / DIR 2 OP 1 / DIR 1 PUNTERO DE LA PILA

A LA UC

REN 1

Ing. Sergio Aguilera

REN 2

Unidad III: Procs, Buses y Normas

38

DECODE DE LA INSTRUCCION

GENERAR DIRECCIÓN DE DATOS

BÚSQUEDA EN UMC Y TRAER CONTENIDO DE LAS DIR

DECODE DE LA INSTRUCCION

EJECUCION DE INSTRUCCIONES:

COMPARAR SIGNOS DE OPERANDOS SUMAR

COMPLEMENTAR Y SUMAR

VERIFICACIÓN DE RESULTADO.

VERIFICACIÓN DE OVERFLOW

Unidad III: Procs, Buses y Normas Ing. Sergio Aguilera

ACTUALIZAR PC

39 BUSCAR PROXIMA INSTRUCCION

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA METODOS DE DIRECCIONAMIENTO COD. OPER.

1. INMEDIATO

DATO

3. INDIRECTO

2. DIRECTO

COD. OPER.

COD. OPER.

DIR N (DATO)

UMC

N.

DIR N 1

UMC

DATO

N1

N2

N2

DATO

4. RELATIVO

COD. OPER.

DATO

REGISTRO DE REFERENCIA

Ing. Sergio Aguilera

K

+

N1+K

Unidad III: Procs, Buses y Normas

DATO

40

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

BIBLIOGRAFIA DE REFERENCIA


· Estructuras de Computadoras y Periféricos. Rafael J. Martinez Duró, Jose A. Boludo Grau, Juan J. Pérez Solano. Ed. Ra-Ma Alfaomega. 2001.




Organización y Arquitectura de Computadores. Willams Stallings. Prentice-Hall. 2600. 7ed.




· Organización y Arquitectura de Computadoras. Jaime Martinez Garza, Jorege Agustín Olvera Rodríguez. Prentice-Hall. 1era Edición. 2000.




· Manual de Actualización y reparación de PCs, 12 edición. Scott Mueller. Que, Prentice Hall, 2001.




· Organización de Computadores, un enfoque estructurado, 7 edición. Andrew Tanenbaun. Prentice Hall, 2001.




· ESTRUCTURA INTERNA DE LA PC. Gastón C. Hillar. Ed. Hasa. 4ta. Edición. Bs.As.Feb. 2004.




· ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES. Willams Stallings. PrenticeHall. 2000.




· CIENCIAS DE LA COMPUTACION. Brookshear. Addison Wesley.




· REDES DE ORDENADORES. Andrew Tannenbaum. Prentice Hall.

Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

41

UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA

FIN DEL UNIDAD II ARQUITECTURA COMPUTADOR

Ing. Sergio Aguilera

Unidad 2: Arq. Computadoras

42