ORG. Y FUNC. DE COMPUTADORAS UNIDAD II: Arquitectura de Computadoras (560-04-2009)
1 ING. AGUILERA SERGIO OMAR
UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA ARQUITECTURA PC - MOTHERBOARD
Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA ARQUITECTURA PC – MOTHER ACTUAL PCI – EXPRESS X (REEMP PCI – MULTIFUNCION)
MOLEX – VIDEO SLI O CROSS FIRE PCI – EXPRESS X16 (VIDEO NUEVO)
PANEL TRASERO (USB – SERIE – PARALELO – WIREFIRE – AUDIO VIDEO, ETC)
CONECT COOLER CPU)
NORTHBRIGDE
12 V
SLOTs PCI (MODEMS - SONIDO BIOS)
MICROPROCESADOR (ZIP O SOCKET)
CONECTOR S-ATA HDs NUEVOS Y RAID
RAM DDR2
ALIM ATX FUENTE
PILA (CMOS-CK) CONECTOR FRONTALES (POWER – LED – HD - PARLANTE
Ing. Sergio Aguilera
SOUTHBRIGE
P-ATA (IDE) 40 U 80 PINS HDs VIEJOS Y CDROM
Unidad 2: Arq. Computadoras
CONECTOR DISQUETERA
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA COMPUTADORA: Intel 8088 (8bits) INTERFAZ CON LA MEMORIA
BUS DE CONTROL
4 3
CIRCUITO OPERACIONAL
2 1
COLA DE SECUENCIA DE BYTES DE INSTRUCCCIONES
ES CS
SISTEMA DE CONTROL DE LA UNIDAD DE EJECUCION
SS DS IP
BUS INTERNO (DATOS Y DIRECCIONES)
AH BH CH DH
AL BL CL DL
ALU
SP BP SI DI
Ing. Sergio Aguilera
UNIDAD DE EJECUCION
FLAGS
Unidad 2: Arq. Computadoras
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA
COMPUTADORA: ARQUITECTURA UC
{REGISTROS}
ROM
ALU
RAM
CACHE CK
INTERFASE I/O
UC CACHE
UC DE LA UMC
BUS DEL SISTEMA
PERIFERICOS
Ing. Sergio Aguilera
SISTEMA DE I/O
Unidad 2: Arq. Computadoras
PERIFERICOS
5
UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA
UNIDAD DE CONTROL
CK
SECUENCIADOR
PC (CONTADOR DE PRG)
DECODE
MICROORDENES RI
BUS INTERNO DEL SISTEMA
Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA SECUENCIA DE EJECUCION DE UN PROGRAMA CICLO DE BUSQUEDA PROGRAMA EJECUTABLE
CARGADOR A UMC
CICLO DE EJECUCION
Ing. Sergio Aguilera
PROGRAMA EN EJECUCIÓN DIVIDIDO EN PROCESOS , UMC
DEVOLUCIÓN DEL RESULTADO A UMC
Unidad 2: Arq. Computadoras
EL PROCESADOR COPIA IMAGEN DEL PROCESO A LOS REGISTROS INTERNOS
EJECUCIÓN DE LA IMAGEN DEL PROCESO EN LA CPU
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA UNIDAD ARITMETICO LOGICA
ACUMULADOR
REGISTROS FLAGS RES
CIRCUITO OPERACIONAL OVERFLOW ZERO NEGATIVO I/O CARRY
MICROORDENES REN 1
REN 2
... ESTADOS QUE VAN AL BUS DE CONTROL
BUS INTERNO DEL SISTEMA
Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA UNIDAD MEMORIA CENTRAL BUS DE DIRECCIONES
BUS DE DATOS
DIRECCIÓN N
DIRECCIONES (FILAS)
PALABRA DE N-BITS ALMACENADA EN ESA DIRECCION
SISTEMA OPERATIVO DIRECCIÓN 0
DMS
DmS ESTRUCTURA REGISTRO DE UMC
Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA UNIDAD MEMORIA CENTRAL RDM
BUS DE DIRECCIONES
UMC DIR 1
DATO 1
DIR 2
DATO 2
RDM
BUS DE DATOS
R
W
DIR N
Ing. Sergio Aguilera
DATO N
Unidad 2: Arq. Computadoras
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA JERARQUIA DE MEMORIA Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN: 84-205-3177-4
Figura 1.14. La jerarquía de la memoria. Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA MEMORIA: DESCENSO POR LA JERARQUIA
DISMINUCION DEL COSTO POR BIT. AUMENTO DE LA CAPACIDAD. AUMENTO DEL TIEMPO DE ACCESO. DISMINUCION DE LA FRECUENCIA DE ACCESO A LA MEMORIA POR PARTE DEL PROCESADOR: CERCANIA DE REFERENCIAS. Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA MEMORIA CACHE Es una parte de la memoria principal que se puede utilizar como buffer para guardar temporalmente los datos transferidos con el disco. Memoria temporal Transferencia de bloques Transferencia de palabras
Cache
CPU
Memoria principal
Figura 1.16. Cache y memoria principal. Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN: 84-205-3177-4
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA MEMORIA CACHE Número de entrada
Etiqueta
Dirección de memoria
Bloque
Bloque (K palabras)
Longitud de bloque (K palabras) (a) Cache
Bloque
Longitud de palabra (b) Memoria principal Figura 1.17. Estructura de cache/memoria principal.
Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
Williams Stallings SISTEMAS OPERATIVOS. Principios de diseño e interioridades. 4ta ed. Pearson Eduación S.A. Madrid, 2001 ISBN: 84-205-3177-4
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA BUSES DEL SISTEMA
CPU
UMC
CLOCK
BUS DEL SISTEMA (DATOS + CONTROL)
SCSI
RS-232
CDROM
//
IDE
LPT nn TTY
Ing. Sergio Aguilera
VIDE O
KEYB
TRC
KEYB
DMA
Unidad 2: Arq. Computadoras
LAN
JOYSTICK XX
HDs
GAME PORT
FAX MODEM
MODEM NIC
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA BUSES:DISPOSICION EN PC TRADICIONAL
PROCESADOR BUS DEL PROCESADOR
CACHE EXTERNA
(ALTA VELOCIDAD)
CHIPS CONTROL DE BUS
I/O INTEGRADA BUS DE E/S
I/O RANURADA BUS DE E/S
(BAJA VELOCIDAD)
(BAJA VELOCIDAD)
BUS DE MEMORIA (BAJA VELOCIDAD)
RAM Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA BUSES: LOS MÁS IMPORTANTES BUS PROCESADOR
CARACTERISTICAS LLAMADO FSB (BUS FRONTAL) TRANSFIERE INFO ENTRE CACHE Y LA UMC. VELOC. DE 66, 100, 133, 200MHZ. 64 BITS
AGP (PUERTO ACELERADOR DE GRAFICOS)
32 BITS VELOC. 66 MHZ (AGP 1X) 133MHZ (AGP 2X) 266MHZ (AGP 4X). ANCHO DE BANDA; 1.066MB/S CONECTADO AL CONTROLADOR DE MEMORIA
PCI (INTERFAZ CON PERIFERICOS)
32 BITS Y 33MHZ DE VELOC. VERSION OPCIONAL DE 64 BITS Y 66MHZ. CONECTADO AL CONTROLADOR DE MEMORIA. CINCO RANURAS DE 32 BITS EN MOTHERS. CONECTA SCSI, NICs, VIDEO, IDE Y USB
ISA Ing. Sergio Aguilera
8 MHZ, 16 BITS. PARA PERIF. LENTOS Unidad 2: Arq. Computadoras
17 ING. AGUILERA SERGIO OMAR
UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA BUSES: NORMALIZACION NORMA
PALABRA (BITS)
VELOC. (MHZ)
ANCHO DE BANDA (MB/S)
XT
8
4.77
2.39
ISA
8 16
4.77 8.33
2.39 8.33
EISA (NO USADOS)
32
8.33
33.3
VLB (NO USADOS)
32
33.33
133.33
PCI
32
33.33
133.33
PCI-2X
32
66.66
266.66
PCI 64 BITS
64
33.33
266.66
PCI –2X 64 BITS
64
66.66
533.33
AGP
32
66.66
266.66
AGP-2X
32
66.66
533.33
AGP-4X
32
66.66
1066.66
Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
Mueller , Scott. “Manual de Actualización y Reparación de PCs 12 ed. Pearson Eduación S.A. Mexico, 2001 ISBN: 970-26-0101-9
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CICLO DE UNA INSTRUCCION
ALU
ACUMULADOR PC (CONTADOR DE PRG)
SECUENCIADOR
REGISTROS FLAGS
RES
CIRCUITO OPERACIONAL
CK DECODE
OVERFLOW ZERO NEGATIVO MICROORDENES
RI
I/O CARRY
UC
...
MICROORDENES REN 1
REN 2
ESTADOS QUE VAN AL BUS DE CONTROL
BUS INTERNO DEL SISTEMA
RDM
UMC
560-04-93 BUS DE DIRECCIONES
DIR 1 DIR 2
DATO 1 DATO 2
RDM
BUS DE DATOS
R W DIR N
Ing. Sergio Aguilera
DATO N
Unidad 2: Arq. Computadoras
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UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA
BIBLIOGRAFIA DE REFERENCIA
· Estructuras y Diseño de Computadoras (La Interfaz hardware/Software). Patterson y John Hennessy. 4ta Edición. Ed. Reverte. Barcelona, 2011.
Organización y Arquitectura de Computadores. Willams Stallings. Prentice-Hall. 2006. 7ed.
· Organización y Arquitectura de Computadoras. Jaime Martinez Garza, Jorege Agustín Olvera Rodríguez. Prentice-Hall. 1era Edición. 2000.
· Manual de Actualización y reparación de PCs, 12 edición. Scott Mueller. Que, Prentice Hall, 2001.
· Organización de Computadores, un enfoque estructurado, 7 edición. Andrew Tanenbaun. Prentice Hall, 2001.
· ESTRUCTURA INTERNA DE LA PC. Gastón C. Hillar. Ed. Hasa. 4ta. Edición. Bs.As.Feb. 2004.
· ORGANIZACIÓN Y ARQUITECTURA DE COMPUTADORES. Willams Stallings. PrenticeHall. 2000.
· CIENCIAS DE LA COMPUTACION. Brookshear. Addison Wesley.
· REDES DE ORDENADORES. Andrew Tannenbaum. Prentice Hall.
Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
David.
20
UNIVERSIDAD DE BELGRANO – FAC. TECNOLOGIA INFORMATICA
FIN DEL UNIDAD II ARQUITECTURA COMPUTADOR
Ing. Sergio Aguilera
Unidad 2: Arq. Computadoras
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